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先進封裝：發(fā)展充要條件已具，國產(chǎn)替代在即

2024-02-20 10:17

一、先進封裝發(fā)展充要條件均已具備，未來復合增長有望達 9.8%

1.1、什么是先進封裝：將芯片間通信問題提升至 1 級封裝層級的技術

何為先進封裝？要理解這個問題首先要理解何為封裝。封裝技術的定義為，在半導體開發(fā) 的最后階段，將一小塊材料（硅晶芯片，邏輯和存儲器）包裹在支撐外殼中，以防止物理損壞和腐蝕，并允許芯片連接到電路板的工藝技術

1。根據(jù)該定義，我們可以提煉出封裝的兩大關鍵作用：

（1）解決芯片如何與外界連接的問題；

（2）芯片隔絕保護與支撐。我們認為先進封裝與傳統(tǒng)封裝對于半導體的作用并無二致，兩者的區(qū)別在于在解決芯片與外界連接的問題上關注的重點有所不同，具體來看：

傳統(tǒng)封裝，三個發(fā)展階段，即1980年以前以TO/DIP為代表的通孔插裝階段、1980~1990 年以 QFP/SOP 為代表的表面貼裝階段、1990~2000 年以 WB-BGA 為代表的球柵陣列階段。該階段技術變革的重點集中在封裝主體與 PCB 之間的連接方案，即關注點在2級封裝技術的優(yōu)化，這體現(xiàn)出行業(yè)解決思路仍然停留在“芯片間通信需要通過 PCB 走線”的層面。

先進封裝，兩個發(fā)展階段，即2000~2010 年以 MCM 為代表的多芯片封裝階段、2010~ 至今以 2.5D/3D 為代表的立體封裝階段。該階段技術變革的重點開始轉(zhuǎn)向優(yōu)化芯片主體對外連接方式，即開始關注 1 級封裝技術的優(yōu)化，最具有代表性的轉(zhuǎn)變就是芯片傳統(tǒng)對外連接方式Wire Bonding變成了 Flip Chip，這一轉(zhuǎn)變提高了1級封裝層面連接方式的靈活性，由此延伸出后續(xù)的2.5D/3D等高端先進封裝方式?？偨Y來看先進封裝就是把芯片間通信問題提升至1級封裝層面的技術。

1.2、為什么必須發(fā)展先進封裝：傳統(tǒng)封裝和SoC已出現(xiàn)瓶頸

為什么半導體發(fā)展過程中必須要發(fā)展先進封裝技術？我們前文明確了先進封裝是在1 級封裝層級解決芯片間通信問題的技術，其發(fā)展的充分條件必然來自于2級封裝（傳統(tǒng)封裝）和 0 級封裝（芯片級）存在無法解決的問題。

傳統(tǒng)封裝中芯片通信走線層級跨度長，很容易達到效率瓶頸

傳統(tǒng)封裝中的芯片間通信需要經(jīng)過“芯片-載體-PCB 板-載體-芯片”一整套完整的流程，其中“載體”可以是 TO/DIP 形式的引線框架，也可以是 BGA 形式的封裝基板，但無論是哪種載體、無論載體的性能如何提升，整個芯片通信過程所涉及的層級太多就無法完全解決通信傳輸信號損失的問題。以傳統(tǒng)主流雙核服務器為例，CPU 與存儲之間、CPU與CPU就是典型的傳統(tǒng)封裝的走線模式，以CPU與存儲之間的走線示意圖可以看到，CPU 信號需要通過封裝基板（載體）中的線路傳輸?shù)?PCB 板，然后信號通過 PCB 板中的 PCIE 標準走線傳輸?shù)酱鎯Φ妮d板（載體）上，信號通過載板線路傳遞至存儲中處理。根據(jù)“兩節(jié)點之間的傳輸損耗=傳輸距離*單位距離傳輸損耗”，傳統(tǒng)封裝的架構形式要求信號經(jīng)過的路徑較長，即使大幅度提升載體的性能，效率瓶頸也會很快就達到。

SoC 在設計和制造方面都遇到技術和經(jīng)濟效益的瓶頸

縮短芯片間通信距離能夠大幅度提升整個功能系統(tǒng)效率，SoC（Sytem on Chip）的方案將不同芯片功能集成在一顆芯片上，使得芯片間通信在零級封裝就已經(jīng)完成，通信效率提升到極大水平，因此我們看到過去幾年在摩爾定律的引領下，芯片制程不斷演進，從而使得單芯片上晶體管數(shù)量大幅提升。但隨著多年以來摩爾定律的推進，SoC 方案的發(fā)展在設計和制造等方面都遇到了相當大的瓶頸：1) 設計瓶頸，傳統(tǒng)的 SoC 是將不同類型計算任務的計算單元設計在一塊晶圓上，并且每個計算單元都采用統(tǒng)一的工藝制程，導致 SoC 芯片上各個單元需要同步進行迭代，這樣不僅會使得系統(tǒng)重構風險高，同時也會使得芯片設計成本越來越高，根據(jù)行業(yè)經(jīng)驗數(shù)據(jù)，設計一顆 28nm SoC 芯片成本約為 0.5 億美金，7nm 需要3億美金，5nm 需要5億美金，3nm 則可能達到 15 億美金。

（2）制造瓶頸，當前芯片工藝制程尺寸已走向極致（3nm至1nm），而 1nm 的寬度僅能容納 2 個硅原子晶格，進一步微縮就將進入量子物理范疇，將面臨量子隧穿效應等問題；同時 SoC 擠進更多功能將導致芯片面積較大，從而導致良率難以提升，從行業(yè)經(jīng)驗數(shù) 據(jù)來看，面積 40*40mm 的良率只有 35.7%，面積 20*20mm 的良率可上升至 75.7%，面積 10*10mm 的良率可提升至 94.2%；除此之外還存在光刻技術難以跟進、單芯片功耗和散熱問題越發(fā)突出、存儲帶寬難以跟進等問題，可見 SoC 制造難度正在加速上升。制造難度的提升導致摩爾定律逐步開始失效，根據(jù) IBS 的統(tǒng)計，芯片制程下降所帶來的制造成本下降幅度已經(jīng)逐步收窄，16nm到10nm每10億顆晶體管的成本可降低31%，而從 7nm 到 5nm 僅降低 18%、從 5nm 到 3nm 僅降低 4%。

Chiplet 方向下的先進封裝方案可有效彌補傳統(tǒng)封裝和 SoC 的缺點

在傳統(tǒng)封裝效率不足、SoC 又遭遇設計和制造瓶頸的當下，Chiplet 指導方向下的先進封裝方案的發(fā)展成為了必然選擇。Chiplet 俗稱“芯粒”，又稱為“小芯片組”，它是將多個功能單元通過封裝而非晶圓制造的方式連接在一起的一種芯片異構手段，Chiplet 通過先進封裝的方式來實現(xiàn)，其可有效彌補傳統(tǒng)封裝和 SoC 的缺點。具體來看：

（1）通過 1 級封裝顯著縮短線路傳輸距離，較傳統(tǒng)封裝大幅度提升效率。沿用前文的例子，傳統(tǒng)封裝芯片間的傳輸將經(jīng)歷“芯片-載體-PCB-載體-芯片”這一較長的過程，而先進封裝通過在 1 級封裝加入中階層等方式縮短了芯片間傳輸距離，并且采用介電性能更好的硅材料，傳輸損耗進一步降低，以當前較常見的 2.5D 先進封裝架構來看，邏輯芯片與存儲之間的通信過程為“芯片-中階層-芯片”，通信路徑大大縮短，通信效率和功耗性能都顯著提升。

（2） IP 復用性高，能夠降低設計成本，提升迭代靈活度。Chiplet 通過將大規(guī)模 SoC 分解為多個小芯粒，則部分芯粒就可以做到模塊化設計，一方面 IP 可以復用、節(jié)省設計成本（例如 AMD 在第三代 Ryzen 處理器上復用了第二代 EPYC 處理器的 IOChiplet），另一方面無需整個 Chiplet 組合統(tǒng)一升級、只需部分性能升級即可達到整體效能升級的作用，提升了迭代的靈活度，例如英偉達提出的 H200 就只在 H100 的基礎上提高了存儲性能而無需改變 GPU 性能，同樣能夠使得整個芯片方案效率得以提升。

（3）工藝靈活性提升，可有效降低制造難度和成本。原本 SoC 上所有功能單元需要采用統(tǒng) 一制程來制造，但 Chiplet 方案下，不同單元芯粒可以分別采用不同的工藝制程制造，可有利于極大地降低芯片方案的制造成本。

因此，我們認為在傳統(tǒng)封裝和 SoC 方案瓶頸問題日益突出的當下，先進封裝的方案已經(jīng)成為了必然的發(fā)展方向。

1.3、先進封裝發(fā)展契機已現(xiàn)，六年復合增速將達到 9.8%

盡管 Chiplet 優(yōu)勢明顯，但過去一直受制于產(chǎn)業(yè)客觀發(fā)展因素，其一是 Chiplet 互聯(lián)標準不統(tǒng)一，其二是先進封裝對封裝行業(yè)提出了新的技術要求，良率和產(chǎn)能受限是產(chǎn)業(yè)規(guī)?；?發(fā)展的關鍵問題。隨著產(chǎn)業(yè)的發(fā)展，這兩大問題已經(jīng)逐漸得到解決：

（1） Chiplet 標準正逐步形成。2022 年 3 月，AMD、英特爾、臺積電、三星、美光、微軟、 Meta、Google 等十余家半導體、互聯(lián)網(wǎng)公司聯(lián)合成立了 Chiplet 標準聯(lián)盟，正式推出Chiplet高速互聯(lián)標準 UCIe，為Chiplet開放提供了基礎生態(tài)；2022 年 12 月，我國推出第一個原生Chiplet技術標準《小芯片接口總線技術要求》，同樣對 Chiplet 接口標準化起到推動作用。

（2）良率和產(chǎn)能問題逐漸得到解決。隨著英偉達、AMD、蘋果、英特爾、賽靈思、華為等全球各領域芯片設計廠陸續(xù)推出 Chiplet 產(chǎn)品方案，先進封裝技術已經(jīng)蔓延至人工智能、智能駕駛、AR/VR、手機通信等多個領域，已有多個先進封裝方案的產(chǎn)品達到幾十萬到上千萬出貨規(guī)模量級（如英偉達 GPU、蘋果 M1、特斯拉 Dojo等），規(guī)?；桨傅某霈F(xiàn)表明產(chǎn)業(yè)上良率已經(jīng)達到產(chǎn)業(yè)化水平，并且隨著量級的提升，產(chǎn)業(yè)鏈中先進封裝產(chǎn)能也逐步釋放（例如臺積電 CoWoS 產(chǎn)能隨 GPU 相關需求加速擴充），為先進封裝發(fā)展奠定基礎。

由此可見，先進封裝已經(jīng)迎來了快速發(fā)展的契機，根據(jù) Yole 預測，先進封裝市場在 2021~2027 年間復合增長率將達到 9.81%，至 2027 年市場規(guī)模將達到 591 億美元，其中受益于 AI 相關的高速通信領域的發(fā)展，2.5D/3D 封裝將成為成長最快的板塊，復合增長率將達到 13.73%，至 2027 年市場規(guī)模將達到 180 億美元。

二、國產(chǎn)替代正當時，建議關注與大客戶合作的廠商

先進封裝發(fā)展充要條件均已具備，關注與大客戶合作的廠商，是搶占市場先機的關鍵。深圳市深科達智能裝備股份有限公司（股票代碼：688328）是一家提供智能裝備及自動化零部件的供應商，主營產(chǎn)品是3C顯示面板智能裝備、半導體封測設備、自動化零部件。深科達擁有完整的企業(yè)管理體系、豐富的科研資源、眾多的高素質(zhì)人才、充足的資金支持。在先進封裝領域，深科達已交出了一份亮眼的成績單，封裝方面，公司依據(jù)全球龍頭客戶資源，深度參與并且研發(fā)出更精、更準、更穩(wěn)、更快的封裝設備，點擊“深科達封裝解決方案”可了解詳情。

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