半個多世紀以來，微電子技術(shù)大致遵循著“摩爾定律”快速發(fā)展。但近年來，隨著芯片制程工藝的演進，“摩爾定律”迭代進度放緩，導致芯片的性能增長邊際成本急劇上升。據(jù)IBS統(tǒng)計，在達到 28nm制程節(jié)點以后，如果繼續(xù)縮小制程節(jié)點，每百萬門晶體管的制造成本不降反升。

 

 

芯片每百萬門制造成本隨制程節(jié)點變化趨勢
（來源：IBS）

 

 

而另一方面，在摩爾定律減速的同時，計算需求卻在暴漲。隨著云計算、大數(shù)據(jù)、人工智能、自動駕駛等新興領(lǐng)域的快速發(fā)展，對算力芯片的效能要求越來越高。

 

后摩爾時代，在計算需求瓶頸、芯片制造面臨物理極限與經(jīng)濟效益邊際提升多重挑戰(zhàn)下，半導體行業(yè)開始探索新的發(fā)展路徑。

 

其中，先進封裝成為超越摩爾定律方向中的一條重要賽道。

 

先進封裝在提高芯片集成度、縮短芯片距離、加快芯片間電氣連接速度以及性能優(yōu)化的過程中扮演了更重要角色，正成為助力系統(tǒng)性能持續(xù)提升的重要保障，并滿足“輕、薄、短、小”和系統(tǒng)集成化的需求。

 

可見，隨著大算力需求提升，以及單芯片向更先進制程推進難度的增大，先進封裝替代先進制程成為降低單位算力成本的關(guān)鍵方案。

 

Yole Group最新的Advanced Packaging Market Monitor數(shù)據(jù)顯示 ，全球先進封裝市場規(guī)模將由2022年的443億美元，增長到2028年的786億美元，年復(fù)合成長率（CAGR）為10.6%。

 

 

 

 

 

市場潛力之下，前后道頭部廠商紛紛搶灘，積極投資先進封裝技術(shù)。

 

從晶圓代工廠商動態(tài)來看，在代工制程按照摩爾定律飛速發(fā)展的甜蜜期，封裝并沒有進入晶圓代工廠的視野。然而，近幾年來隨著摩爾定律失速，先進制程的成本快速提升，一些晶圓代工大廠的發(fā)展重心正在從過去追求更先進納米制程，轉(zhuǎn)向封裝技術(shù)的創(chuàng)新。諸如臺積電、英特爾、三星、聯(lián)電等芯片制造廠商紛紛跨足封裝領(lǐng)域，先進封裝技術(shù)無疑成為代工巨頭角逐的重要戰(zhàn)場。

 

代工巨頭發(fā)力先進封裝

臺積電優(yōu)勢凸顯

 

早在10多年前臺積電就看出隨著半導體前段工藝的快速微縮，后段封裝技術(shù)會跟不上前段工藝的腳步，等到那時，摩爾定律真的會失效。因此毅然決定投入封裝技術(shù)，在2008年底成立了導線與封裝技術(shù)整合部門（IIPD )。

 

2009年，彼時在金融危機的背景和影響下，臺積電陷入了經(jīng)營虧損、被迫減薪裁員的困境。與此同時，28nm制程工藝環(huán)

節(jié)，研發(fā)成本快速提升；臺積電同時還面臨三星、英特爾、格芯以及聯(lián)電的強力挑戰(zhàn)。

 

內(nèi)憂外患下，張忠謀重新出山執(zhí)掌臺積電，同時請回已經(jīng)退休的蔣尚義掌舵研發(fā)，開發(fā)先進封裝技術(shù)進行差異化競爭。

2011年秋，CoWoS的技術(shù)負責人余振華帶來了第一個產(chǎn)品——CoWoS。

 

CoWoS（Chip On Wafer On Substrate）是一種2.5D的整合生產(chǎn)技術(shù)，由CoW和oS組合而來：先將芯片通過Chip on Wafer（CoW）的封裝制程連接至硅晶圓，再把CoW芯片與基板（Substrate）連接，整合成CoWoS。據(jù)悉，這也是蔣尚義在2006年提出的構(gòu)想。

 

 

 

臺積電CoWoS結(jié)構(gòu)示意圖

 

 

CoWoS的核心是將不同的芯片堆疊在同一片硅中介層實現(xiàn)多顆芯片互聯(lián)。在硅中介層中，臺積電使用微凸塊（μBmps）、硅穿孔（TSV）等技術(shù)，代替了傳統(tǒng)引線鍵合用于裸片間連接，大大提高了互聯(lián)密度以及數(shù)據(jù)傳輸帶寬。

 

CoWoS技術(shù)實現(xiàn)了提高系統(tǒng)性能、降低功耗、縮小封裝尺寸的目標，從而也使臺積電在后續(xù)的封裝技術(shù)保持領(lǐng)先，為超越摩爾定律奠定了堅實基礎(chǔ)。

 

然而，CoWoS剛推出時一度處境尷尬。由于價格昂貴，臺積電CoWoS封裝只得到了FPGA大廠賽靈思的訂單，憑借CoWoS以及共同開發(fā)的TSV、μBump及RDL等技術(shù)，成功將4個28nm FPGA芯片拼接在一起，率先推出了史上最大的異構(gòu)3D IC Virtex-7 HT系列FPGA芯片，從而帶來明顯的芯片尺寸縮小以及功耗和性能的優(yōu)勢。

 

雖然CoWoS能夠為芯片成品帶來優(yōu)勢，但受限于成本，在推出的早期只有少數(shù)廠家的高端產(chǎn)品采用，賽靈思的項目是臺積電先進封裝項目組在2012年收到的唯一訂單。對此，臺積電決定給CoWoS做“減法”，開發(fā)出了廉價版的CoWoS技術(shù)，即InFO技術(shù)。

 

CoWoS技術(shù)之所以費錢，主要是由于在硅晶圓中間布線做連接。而InFO封裝把硅中介層換成了polyamide film材料，從而降低了單位成本和封裝高度。這兩項都是InFO技術(shù)在移動應(yīng)用和HPC市場成功的重要標準。

 

因此，InFO技術(shù)一出現(xiàn)便廣受好評，當年蘋果的iPhone7、iPhone 7Plus處理器，采用的便是InFO封裝技術(shù)。這也成為臺積電后來能獨占蘋果A系列處理器訂單的關(guān)鍵因素。

 

 

 

 

 

而實際上，真正引爆 CoWoS 的產(chǎn)品是AI芯片。2016 年，英偉達推出首款采用 CoWoS 封裝的GPU芯片GP100，為全球AI熱潮拉開序幕；2017年Google、英特爾產(chǎn)品相繼交由臺積電代工，采用CoWoS封裝。因成本高昂而坐冷板凳多年的CoWoS封測產(chǎn)能在2017年首度擴充。

 

除了CoWoS，臺積電還有其他封裝技術(shù)。

 

2018年4月的美國加州圣塔克拉拉第二十四屆年度技術(shù)研討會上，臺積電首度對外界公布了創(chuàng)新的系統(tǒng)整合單芯片(SoIC)多芯片3D堆疊技術(shù)。

 

據(jù)介紹，SoIC是一種創(chuàng)新的多芯片堆疊技術(shù)，是一種晶圓對晶圓的鍵合技術(shù)，SoIC是基于臺積電的CoWoS與多晶圓堆疊(WoW)封裝技術(shù)開發(fā)的新一代創(chuàng)新封裝技術(shù)，這標志著臺積電已具備直接為客戶生產(chǎn)3D IC的能力。

 

根據(jù)臺積電官方介紹，SoIC服務(wù)平臺提供創(chuàng)新的前段3D芯片間堆疊技術(shù)，用于重新集成從片上系統(tǒng)（SoC）劃分的小芯片，最終的集成芯片在系統(tǒng)性能方面優(yōu)于原始SoC，并且它還提供了集成其他系統(tǒng)功能的靈活性。相較2.5D封裝方案，SoIC的凸塊密度更高，傳輸速度更快，功耗更低。
 

 

 

 

臺積電指出，SoIC服務(wù)平臺可滿足云，網(wǎng)絡(luò)和邊緣應(yīng)用中不斷增長的計算，帶寬和延遲要求。它支持CoW和WoW方案，而這兩種方案在混合和匹配不同的芯片功能、尺寸和技術(shù)節(jié)點時提供了出色的設(shè)計靈活性。

 

2020年，臺積電宣布將其2.5D和3D封裝產(chǎn)品合并為一個全面的品牌3DFabric，進一步將制程工藝和封裝技術(shù)深度整合，以加強競爭力。

 

3DFabric平臺由SoIC(系統(tǒng)整合芯片)、InFO(整合型扇出封裝技術(shù))、CoWoS(基板上芯片封裝)所組成，提供業(yè)界最完整且最多用途的解決方案，用于整合邏輯小芯片技術(shù)(Chiplet)、HBM、特殊制程芯片，實現(xiàn)更多創(chuàng)新產(chǎn)品設(shè)計。

 

 

 

 

 

 

作為3D Fabric的一部分，臺積電根據(jù)不同的中介層（interposer），把“CoWoS”封裝技術(shù)分為三種類型：

 

CoWoS_S：它使用Si襯底作為中介層。該類型是2011年開發(fā)的第一個“CoWoS”技術(shù)，在過去，“CoWoS”是指以硅基板作為中介層的先進封裝技術(shù)；
CoWoS_R：它使用重新布線層（RDL）作為中介層；
CoWoS_L：它使用小芯片（Chiplet）和RDL作為中介層，結(jié)合了CoWoS-S和InFO技術(shù)的優(yōu)點，具有靈活的集成性。

臺積電通過早期的技術(shù)積累和大量成功案例，CoWoS封裝技術(shù)目前已迭代到了第5代。

 

 

 

 

CoWoS 封裝技術(shù)的路線圖

 

 

從2011年的第一代到2019年的第四代，CoWoS_S技術(shù)不斷擴大中介層面積、晶體管數(shù)量和內(nèi)存容量。據(jù)悉，下一代（第6代）“CoWoS_S”計劃于2023年開發(fā)。Si中介層的尺寸更大，有四個掩模版。相應(yīng)的HBM規(guī)范似乎是“HBM3”。

 

臺積電還在去年11月宣布組建了一個先進封裝生態(tài)系統(tǒng)“3DFabric聯(lián)盟”， 包含EDA、IP、DCA/VCA、內(nèi)存、OSAT、基板、測試7個環(huán)節(jié)頭部企業(yè)，旨在將其自有的封裝技術(shù)標準化，以便提前搶占未來市場的主導地位。

 

 

 

臺積電3D Fabric聯(lián)盟

（圖源：臺積電）

 

英偉達、AMD、AWS等半導體設(shè)計公司正在使用3DFabric聯(lián)盟，隨著2.5D和3D封裝的使用吸引了更多的產(chǎn)品創(chuàng)意，合作伙伴的數(shù)量會隨著時間的推移而增加，3D芯片設(shè)計也將得到3DFabric聯(lián)盟中聚集的團隊合作的支持。

 

當前AI芯片訂單對臺積電的貢獻度雖然不高，但市場需求卻持續(xù)提升，其中除了來自英偉達、AMD、博通、思科等IC設(shè)計大廠的訂單之外，云端服務(wù)供應(yīng)商如AWS、Google等也都相繼宣布將投入AI芯片的發(fā)展，讓目前幾乎囊括市場中所有人工智能制造芯片訂單的臺積電相關(guān)產(chǎn)能供不應(yīng)求。

 

隨著AI需求全面引爆，臺積電啟動CoWoS大擴產(chǎn)計劃，業(yè)內(nèi)傳出，臺積電6月底再度向臺系設(shè)備廠大舉追單，同時也要求供應(yīng)商全力縮短交期支持，推估今年底CoWoS月產(chǎn)能將達到1.2萬片，2024年將翻倍成長。

 

臺積電進軍封測領(lǐng)域的其中一個原因，也是希望能延伸自己的先進制程技術(shù)，通過制造高階CPU、GPU、FPGA芯片，并提供相應(yīng)的封測流程，提供完整的“制造+封測”解決方案。

 

目前，在先進封裝領(lǐng)域，臺積電的領(lǐng)先地位尤其突顯。據(jù)了解，臺積電在先進封裝上已取得了可觀的收入體量，技術(shù)布局也進入關(guān)鍵節(jié)點，未來投入規(guī)模將持續(xù)加碼。根據(jù)Yole數(shù)據(jù)，2020-2022年，臺積電在先進封裝上的營收規(guī)模從36億美元增至53億美元，年復(fù)合增長率為21.3%；在先進封裝上的資本開支從15億美元增至40億美元，年復(fù)合增長率為63.3%。從市場份額來看，2022年臺積電在先進封裝上的營收規(guī)模和資本支出分別位列全球第三和第二。

 

可見，在先進封裝以及先進制程中，臺積電時刻保持“兩手抓”的狀態(tài)，以確保自己在晶圓代工的霸主地位上，穩(wěn)坐泰山。

 

英特爾緊追不舍

 

作為IDM和晶圓代工大廠，英特爾也在積極布局2.5D/3D封裝。

 

通過多年技術(shù)探索，相繼推出了EMIB、Foveros和Co-EMIB等多種先進封裝技術(shù)，力圖通過2.5D、3D和埋入式等多種異構(gòu)集成形式實現(xiàn)互連帶寬倍增與功耗減半的目標。

 

EMIB是英特爾在2.5D IC上的嘗試，其全稱是“Embedded Multi-Die Interconnect Bridge”。因為沒有引入額外的硅中介層，而是只在兩枚裸片邊緣連接處加入了一條硅橋接層（Silicon Bridge），并重新定制化裸片邊緣的I/O引腳以配合橋接標準。

 

2018年12月，英特爾展示了名為“Foveros”的全新3D封裝技術(shù)，這是繼2018年英特爾推出突破性的EMIB封裝技術(shù)之后，英特爾在先進封裝技術(shù)上的又一個飛躍。
 

 

 

 

 

據(jù)介紹，F(xiàn)overos技術(shù)是英特爾首次引入3D堆疊的優(yōu)勢，可實現(xiàn)在邏輯芯片上堆疊邏輯芯片，進行橫向和縱向之間的互連，凸點間距進一步降低為50-25um。Foveros為整合高性能、高密度和低功耗硅工藝技術(shù)的器件和系統(tǒng)鋪平了道路。

 

英特爾表示，F(xiàn)overos可以將不同工藝、結(jié)構(gòu)、用途的芯片整合到一起，從而將更多的計算電路組裝到單個芯片上，實現(xiàn)高性能、高密度和低功耗。該技術(shù)提供了極大的靈活性，設(shè)計人員可以在新的產(chǎn)品形態(tài)中“混搭”不同的技術(shù)專利模塊、各種存儲芯片、I/O配置，并使得產(chǎn)品能夠分解成更小的“芯片組合”。

 

在2019年召開的SEMICON West大會上，英特爾再次推出了一項新的封裝技術(shù)Co-EMIB，這是一個將EMIB和Foveros技術(shù)相結(jié)合的創(chuàng)新應(yīng)用。它能夠讓兩個或多個Foveros元件互連，并且基本達到單芯片的性能水準。設(shè)計人員也能夠利用Co-EMIB技術(shù)實現(xiàn)高帶寬和低功耗的連接模擬器、內(nèi)存和其他模塊。

 

英特爾在其2020年架構(gòu)日中，展示了其在3D封裝技術(shù)領(lǐng)域中的新進展，英特爾稱其為“混合鍵合（Hybrid bonding）”技術(shù)。

 

當今大多數(shù)封裝技術(shù)中使用的是傳統(tǒng)的“熱壓鍵合”技術(shù)，混合鍵合是這一技術(shù)的替代品。這項新技術(shù)能夠加速實現(xiàn)10微米及以下的凸點間距，提供更高的互連密度、帶寬和更低的功率。

 

 

英特爾先進封裝技術(shù)路線圖

 

 

從英特爾的先進封裝技術(shù)發(fā)展路線圖能看到，其先進封裝主要關(guān)注互連密度、功率效率和可擴展性三個方面。其中，F(xiàn)overos和混合鍵合技術(shù)主要關(guān)注功率效率、互連密度方面，而Co-emib和ODI技術(shù)則體現(xiàn)了集成的可擴展性特點。從Foveros到混合鍵合技術(shù)，英特爾逐漸實現(xiàn)凸點間距越來越小，使系統(tǒng)擁有更高的電流負載能力、更好的熱性能。未來英特爾將繼續(xù)致力于實現(xiàn)每毫米立方體里功能最大。

 

今年5月，英特爾發(fā)布了先進封裝技術(shù)藍圖，計劃將傳統(tǒng)基板轉(zhuǎn)為更為先進的玻璃材質(zhì)基板。

 

 

英特爾先進封裝技術(shù)藍圖

 

報道稱，英特爾此舉是對材料進行轉(zhuǎn)換以實現(xiàn)超越現(xiàn)有塑料基板限制的高性能半導體的嘗試。

 

隨著3D封裝的普及，厚度是一個更受關(guān)注的因素。通過垂直堆疊半導體來提高性能，其關(guān)鍵是減小基板的厚度。玻璃載板具有平坦的表面并且可以做得很薄，與ABF塑料相比，其厚度可以減少一半左右，減薄可以提高信號傳輸速度和功率效率。

 

因此，英特爾有望通過玻璃載板改進3D封裝結(jié)構(gòu)。

 

此外，英特爾還在推進一項技術(shù)，該技術(shù)可縮短芯片與電路板之間的接觸距離（凸點間距）。接觸距離越短，封裝尺寸越小，因此可以提高性能。英特爾現(xiàn)在已經(jīng)實現(xiàn)了大約36μm)的凸點間距，英特爾表示計劃明年將其減少到25μm。

 

從上圖還能看到，英特爾也在開發(fā)一個名為Intel Foveros Direct的混合鍵合技術(shù)。到目前為止，在堆疊半導體或?qū)⑺鼈冞B接到電路板時一直使用焊球。混合鍵合則是將具有優(yōu)良電性能的銅和銅直接連接起來，以減少堆疊間隙，提高信號傳輸速度。英特爾預(yù)測混合鍵合會將凸點間距減小到10μm以下，最快從今年下半年開始應(yīng)用到英特爾的制造工藝中。

 

另外，隨著ChatGPT引發(fā)的計算需求暴漲，硅光模塊中的CPO（共封裝光學）技術(shù)作為優(yōu)化算力成本的關(guān)鍵技術(shù)，發(fā)展?jié)摿薮?。英特爾也正在布局于此?/span>

 

共封裝光子是業(yè)界公認未來高速率產(chǎn)品形態(tài)，是未來解決高速光電子的熱和功耗問題的最優(yōu)解決方案之一，有望成為產(chǎn)業(yè)競爭的主要著力點。

 

據(jù)了解，CPO是一種新型的光電子集成技術(shù)，它將激光器、調(diào)制器、光接收器等光學器件封裝在芯片級別上，直接與芯片內(nèi)的電路相集成，借助光互連以提高通信系統(tǒng)的性能和功率效率。

 

與傳統(tǒng)的光模塊相比，CPO在相同數(shù)據(jù)傳輸速率下可以減少約50%的功耗，將有效解決高速高密度互連傳輸場景下，電互連受能耗限制難以大幅提升數(shù)據(jù)傳輸能力的問題。與此同時，相較傳統(tǒng)以III-V材料為基礎(chǔ)的光技術(shù)，CPO主要采用的硅光技術(shù)具備成本、尺寸等優(yōu)勢。

 

過去很長時間內(nèi)，英特爾的封裝技術(shù)主要用在自家產(chǎn)品上，對市場造成的影響較小。而隨著英特爾提出IDM 2.0發(fā)展策略，晶圓代工業(yè)務(wù)成為英特爾重要轉(zhuǎn)型項目，除了為高通等無廠半導體企業(yè)代工制造以外，其封裝技術(shù)也是英特爾極力推銷的對象。英特爾表示，客戶可選擇由臺積電、GF等進行代工，之后利用英特爾技術(shù)進行封裝、測試，這一模式將為客戶帶來更靈活的產(chǎn)品制造方式。

 

英特爾強調(diào)，目前已經(jīng)與全球前10大芯片封裝廠旗下客戶進行洽談，并且獲得Cisco、AWS在內(nèi)業(yè)者青睞。

 

三星略顯遲緩

 

雖然三星去年領(lǐng)先臺積電率先量產(chǎn)3納米芯片，但臺積電無可匹敵的封裝技術(shù)說明了，為何全球科技巨擘仍然倚重臺積電。當前，AI和自動駕駛芯片大單全誒臺積電吃下，三星與臺積電的市占差距正越來越大。

 

面向AI時代的機遇，三星自然不會拱手相讓。

 

在6月底召開的三星晶圓代工論壇上，三星代工業(yè)務(wù)負責人Siyoung Choi先是透露面向高性能計算需求的2nm工藝將在2026年量產(chǎn)。隨后又宣布與內(nèi)存、基板封裝、測試等領(lǐng)域的合作伙伴成立“MDI（多芯片集成）聯(lián)盟”，構(gòu)建2.5D和3D異構(gòu)集成的封裝技術(shù)生態(tài)，基于聯(lián)盟和生態(tài)合作，三星將為下游客戶提供一站式服務(wù)，并通過定制化的封裝方案開發(fā)，滿足高性能計算和汽車等領(lǐng)域的需求。

 

在此之前，三星已經(jīng)推出了I-Cube、X-Cube等2.5D和3D封裝技術(shù)，此次成立聯(lián)盟將提升其產(chǎn)業(yè)鏈整合能力，以及一站式和定制化服務(wù)能力。

 

針對2.5D封裝，三星推出的I-Cube封裝制程可與臺積電CoWoS封裝制程相抗衡；3D IC技術(shù)方面，三星2020年推出X-Cube封裝，將硅晶圓或芯片物理堆疊在一起，每個晶圓都通過硅通孔（TSV）連接，最大程度上縮短互連長度，在降低功耗的同時能提高傳輸速率。

 

 

 

從產(chǎn)品上看，三星表示已經(jīng)通過X-Cube封裝技術(shù)將4顆SRAM堆疊在邏輯核心運算芯片上，并使用TSV技術(shù)進行連接，X-Cube封裝技術(shù)已應(yīng)用于7nm EUV制程，并在次世代5nm制程進行驗證，未來將鎖定HPC、5G、AI等應(yīng)用領(lǐng)域。

 

此外，三星計劃在2024年量產(chǎn)可處理比普通凸塊更多數(shù)據(jù)的X-Cube（u-Bump）封裝技術(shù)，并預(yù)計2026年推出比X-Cube(u-Bump)處理更多數(shù)據(jù)的無凸塊型封裝技術(shù)。據(jù)悉，2021年，三星還對外宣稱正在開發(fā)“3.5D封裝”技術(shù)，目前還未有最新消息。

 

在2023年度“三星晶圓代工論壇”上，三星電子代工業(yè)務(wù)總裁崔世英還介紹了三星的晶圓代工路線策略。崔世英表示，三星計劃到2025年將GAA制程技術(shù)制造的芯片應(yīng)用擴展到3D封裝上，原因是制程微縮在降低成本和縮小芯片面積方面存在限制，因此三星正在多樣化其后段先進技術(shù)。

 

當前業(yè)界尚未將GAA制程技術(shù)與3D先進封裝技術(shù)互相結(jié)合，主要是因為這兩種制程技術(shù)的復(fù)雜度都很高。其中，GAA制程技術(shù)取代了傳統(tǒng)的FinFET制程技術(shù)，最大化了數(shù)據(jù)傳輸路徑的面積，同時減小了芯片的尺寸。至于3D先進封裝則是一種整合技術(shù)，可以使不同的小芯片堆疊在一起，并在一個封裝內(nèi)，可以像單個芯片一樣發(fā)揮作用。

 

這些技術(shù)在當前制程微縮逐步達到極限的情況下，顯得尤為重要。目前，英特爾和臺積電等競爭對手都正在先進封裝領(lǐng)域激烈競爭，以增強這些技術(shù)的商用化。

 

相比臺積電和英特爾，盡管三星電子的先進封裝投資稍顯遲緩，但這兩年在先進封裝上的押注也非常大。

 

前些年三星推出了扇出型面板級封裝（Fan-Out Panel Level Package, FOPLP）技術(shù)，在大面積的扇出型封裝上進一步降低封裝體的剖面高度、增強互連帶寬、壓縮單位面積成本，目的是取得更高的性價比。

 

三星的先進封裝技術(shù)相對臺積電起步較晚，三星原本想以扇出型面板級封裝（FOPLP）技術(shù)搶奪手機AP市場份額，然而，三星一直未能很好地解決FOPLP的翹曲等問題。同時，F(xiàn)OPLP封裝的芯片精度無法與晶圓級封裝相比，使得良率和成本難題無法得到改善。目前采用FOPLP量產(chǎn)的芯片仍然以智能穿戴設(shè)備應(yīng)用為主，還無法在智能手機等要求更高的應(yīng)用實現(xiàn)規(guī)模量產(chǎn)。

 

自今年年初以來，三星一直在投資其Cheonan封裝生產(chǎn)線。

 

另據(jù)業(yè)內(nèi)人士透露，三星還在加緊布局FO，并計劃投資7500萬美元在日本建立相關(guān)產(chǎn)線，并在尋求加強與日本芯片制造設(shè)備和材料供應(yīng)商的聯(lián)系，在FO領(lǐng)域，目前臺積電獨大，大約占據(jù)77%的市場份額，三星有意來分一杯羹。按照三星先前公布的計劃，其目標是在2027年將先進制程產(chǎn)能較2022年提升3倍以上。

 

 

三星在先進封裝技術(shù)上的優(yōu)勢
（圖源：三星）

 

除了在產(chǎn)品創(chuàng)新上的投入和布局之外，三星電子去年開始還積極推進封裝基礎(chǔ)設(shè)施建設(shè)和人才引進。2022年12月，三星電子成立了先進封裝（AVP）部門，負責封裝技術(shù)和產(chǎn)品開發(fā)，目標是用先進的封裝技術(shù)超越半導體的極限。

 

三星AVP業(yè)務(wù)副總裁暨團隊負責人Kang Moon-soo近日指出，三星電子是世界上唯一一家從事存儲器、邏輯芯片代工和封裝業(yè)務(wù)的公司。因此，利用這些優(yōu)勢，三星將提供具有競爭力的封裝產(chǎn)品，連接高性能存儲器，例如通過異質(zhì)整合技術(shù)，并經(jīng)由EUV制造技術(shù)生產(chǎn)先進的邏輯半導體和HBM。

 

“未來，三星將專注于開發(fā)基于再分布層（RDL）、硅中介層/橋和硅通孔（TSV）堆疊技術(shù)的下一代2.5D和3D先進封裝解決方案。” Kang Moon-soo進一步強調(diào)道。

 

為實現(xiàn)先進封裝領(lǐng)域的突破和追趕，今年3月，三星電子聘請了曾在臺積電工作了近19年的資深工程師林俊成擔任半導體（DS）部門先進封裝業(yè)務(wù)團隊（AVP）副社長，林俊成預(yù)計今后將在該部門開展先進封裝技術(shù)的開發(fā)工作。

 

林俊成從1999年至2017年任職于臺積電，被稱為“半導體封裝專家”。在此期間，他申請美國專利450多項，為臺積電當前引以為傲的3D封裝技術(shù)奠定了基礎(chǔ)。

 

在聘請林俊成之前，三星電子還挖來了蘋果出身的副社長金宇平，并將其任命為美國封裝解決方案中心負責人。

 

在先進封裝技術(shù)的大力布局，加上在3nm和2nm先進制程領(lǐng)域量產(chǎn)時間的激進安排，三星正在加強與與臺積電在AI芯片大單方面的角逐。無論三星能否挑戰(zhàn)臺積電在AI時代的領(lǐng)先地位，只要有角逐的意識和動作，就能通過更加充分的競爭逐步提升晶圓級封裝的性價比，讓芯片設(shè)計企業(yè)有更多的選擇。

 

聯(lián)電快速跟進

 

6月26日，晶圓代工廠聯(lián)電發(fā)布公告稱，將以新臺幣3.85億元向西門子EDA取得研發(fā)生產(chǎn)軟件。預(yù)計這將提供聯(lián)電在晶圓堆疊（WoW）和芯片晶圓堆疊（CoW）技術(shù)提供的3D IC規(guī)劃及組裝驗證方案。

 

換句話說，聯(lián)電將具備2.5D、3D IC與扇出型晶圓級封裝能力，以滿足客戶先進封裝的需求。

 

在此之前，聯(lián)電布局先進封裝領(lǐng)域也有跡可循。今年年初，聯(lián)電宣布攜手Cadence共同開發(fā)3D IC混合鍵合（Hybrid Bond）解決方案，該方案聯(lián)電也已準備就緒，整合跨制程的技術(shù)，支持邊緣AI、圖像處理和無線通訊等終端應(yīng)用的開發(fā)。

 

聯(lián)電客戶對于高性能運算、射頻和AIoT等應(yīng)用需求日益提升，3D IC需求相應(yīng)增長，與全球EDA廠合作，能夠協(xié)助客戶加快整合產(chǎn)品設(shè)計之上市時間。聯(lián)電以其豐富的晶圓凸塊、堆疊式芯片及晶圓級封裝等一站式服務(wù)經(jīng)驗，拓展至2.5D、3D IC解決方案，力求卡位先進封裝商機。

格芯換道布局

 

2019年，格芯（GlobalFoundries）宣布采用12nm FinFET工藝，成功流片了基于ARM架構(gòu)的高性能3D封裝芯片，意味著格芯亦投身于3D封裝領(lǐng)域。

 

格芯在2018年宣布放棄繼續(xù)在7nm以及更加先進的制造工藝方向的研發(fā)，但這并不意味著在其它新技術(shù)上再也無所作為。

 

此次在3D封裝技術(shù)上的發(fā)力，正是格芯在大趨勢下所做出的努力，其新開發(fā)的3D封裝解決方案不僅可為IC設(shè)計公司提供異構(gòu)邏輯和邏輯/內(nèi)存集成途徑，還可以優(yōu)化生產(chǎn)節(jié)點制造，從而實現(xiàn)更低延遲、更高帶寬和更小特征尺寸，意味著將與英特爾、臺積電等公司一道競爭異構(gòu)計算時代的技術(shù)主動權(quán)。

 

格芯首席技術(shù)專家John Pellerin表示：“在大數(shù)據(jù)與認知計算時代，先進封裝的作用遠甚以往。AI的使用與高吞吐量節(jié)能互連的需求，正通過先進封裝技術(shù)推動加速器的增長。”

 

今年早些時候，格芯官網(wǎng)發(fā)布公告，宣布與美國最大的半導體封裝和測試服務(wù)提供商安靠科技結(jié)成戰(zhàn)略合作伙伴關(guān)系。格芯計劃將其德累斯頓工廠的12英寸晶圓級封裝產(chǎn)線轉(zhuǎn)移到安靠位于葡萄牙波爾圖的工廠，以在歐洲建立第一個大規(guī)模后道設(shè)施。

 

 

 

 

公告稱，目前安靠擁有歐洲唯一一家大型OSAT設(shè)施，而格芯是歐洲最大、先進的半導體制造服務(wù)公司。該合作伙伴關(guān)系通過亞洲以外的先進封裝半導體供應(yīng)鏈，為包括汽車在內(nèi)的關(guān)鍵終端市場創(chuàng)造了更多的歐洲供應(yīng)鏈自主權(quán)。

 

安靠業(yè)務(wù)部門執(zhí)行副總裁Kevin Engel表示："與格芯的戰(zhàn)略合作將加強歐洲的先進半導體封裝供應(yīng)鏈，提高競爭能力，以補充亞洲的現(xiàn)有能力。Amkor與格芯的合作使我們能夠顯著擴大生產(chǎn)規(guī)模，并為市場帶來更多的裝配和測試能力，以支持我們的歐洲和全球客戶。"

 

中芯國際攜手長電

 

中芯國際也看到了先進封裝的前景。

 

早在2014年，中芯國際就與長電科技合資成立中芯長電，是全球首家采用集成電路前段芯片制造體系和標準，采用獨立專業(yè)代工模式服務(wù)全球客戶的中段硅片制造企業(yè)。

 

中芯長電以先進的凸塊和再布線加工起步，致力于提供中段硅片制造和測試服務(wù)，并進一步發(fā)展先進的三維系統(tǒng)集成芯片業(yè)務(wù)。

 

據(jù)了解，目前中芯長電位于江陰的基地提供12英寸中段硅片加工，專注于12英寸凸塊和先進硅片級封裝；上?；靥峁?英寸中段凸塊和硅片級封裝。另外在江陰以及上海兩地均擁有測試廠，能夠提供測試程序開發(fā)、探針卡制作、晶圓測試、失效分析以及失效測試服務(wù)。

 

寫在最后

 

隨著運算需求的日益復(fù)雜，異構(gòu)計算大行其道，更多不同類型的芯片需要被集成在一起，而依靠縮小線寬的辦法已經(jīng)無法同時滿足性能、功耗、面積以及信號傳輸速度等多方面的要求。

 

在此情況下，越來越多的半導體廠商開始把注意力放在系統(tǒng)集成層面。除了傳統(tǒng)委外封測廠商（OSAT）之外，近年來晶圓代工廠、IDM也在大力發(fā)展先進封裝或相關(guān)技術(shù)，甚至有Fabless和OEM也參與其中，通過封裝技術(shù)尋求解決方案。

 

不同商業(yè)模式的企業(yè)都在同一個高端封裝市場空間展開競爭。但是不同業(yè)態(tài)的廠商，在封裝業(yè)務(wù)方面投入的資源也有所不同，技術(shù)發(fā)展路線也存在差異。

 

Foundry方面，由于2.5D/3D封裝技術(shù)中涉及前道工序的延續(xù)，晶圓代工廠對前道制程非常了解，對整體布線的架構(gòu)有更深刻的理解，走的是芯片制造+封裝高度融合的路線。因此，在高密度的先進封裝方面，F(xiàn)oundry比傳統(tǒng)OSAT廠更具優(yōu)勢。

 

這也使得先進封裝成為當前業(yè)內(nèi)幾大主流半導體晶圓制造廠商重點發(fā)展的技術(shù)。臺積電、英特爾和三星等代工巨頭已成功利用先進封裝市場的增長，實現(xiàn)了其技術(shù)壁壘的不斷提升。

 

后摩爾時代，先進封裝正在成為各大廠商的發(fā)力點和必然選擇，除了原有的IDM封測部、OSAT外包封測企業(yè)外，半導體制造龍頭企業(yè)也已從過去晶圓制造技術(shù)節(jié)點的推進，轉(zhuǎn)向先進封裝技術(shù)的創(chuàng)新。

 

臺積電、英特爾、三星等頭部玩家都不約而同拿出殺手锏來競爭行業(yè)地位，晶圓代工廠正在成為此輪技術(shù)革新中的最大攪局者。

 

轉(zhuǎn)載于半導體行業(yè)觀察